(Laboratorio 2, maquetación con integrador electrónico)

Objetivo:

1) familiarización con los elementos funcionales del sistema PLL y el principio de su funcionamiento;

2) estudio de la precisión en función de la estructura y los parámetros del sistema;

3) estudio de las posibilidades de cambiar las propiedades dinámicas del sistema por el método de corrección sucesiva.

Descripción de la instalación del laboratorio.

La configuración del laboratorio consiste en una maqueta del sistema PLL, un generador de señales armónicas y un osciloscopio. El sistema PLL en la configuración más simple contiene un discriminador de fase (convierte la diferencia de fase de dos señales en un voltaje de control), circuitos de corrección y un generador controlado (se incluye un elemento reactivo controlado por voltaje en el circuito de temporización de este generador). Si las señales de entrada y salida del sistema PLL están desafinadas en fase (o frecuencia), entonces el discriminador de fase genera un voltaje de control del signo correspondiente, bajo cuya acción cambian los parámetros del circuito de ajuste de tiempo del oscilador controlado. y, en consecuencia, la frecuencia (y la fase) de la señal de salida cambia para reducir la desafinación inicial. Sin tener en cuenta la no linealidad de las características estáticas de los elementos funcionales y la inercia del discriminador de fase, la función de transferencia del sistema PLL en estado abierto se puede representar como:

donde es la función de transferencia del circuito correctivo; - ganar.

En ACS de 1er orden de astatismo, el error de seguimiento dinámico depende de la tasa de cambio del impacto (en nuestro caso, la fase) y la ganancia del sistema:

(1)

donde es el error de seguimiento de la fase residual en grados (es útil considerar la fase como una cantidad dimensional); – desafinación inicial de la frecuencia de los generadores [Hz].

Hay 3 opciones para encender el sistema PLL más simple (interruptor S1):

Sin corrección (=1);

;

Con corrección de vista secuencial: ,

además, las constantes de tiempo de los circuitos de corrección T 1 , T 2 y T 3 dependen de los valores de las resistencias y capacidades indicadas en el diseño.

Las relaciones de frecuencia y fase de las señales de los generadores controlados y externos se observan a partir de las cifras de Lissajous en la pantalla del osciloscopio. Para medir el error de seguimiento, se utiliza un desfasador en la salida del generador controlado. Ajuste preliminarmente la perilla de "Desintonización" del generador externo a la posición "0" y en el estado abierto del sistema PLL (posición 1 del interruptor S1) realice una sintonización gruesa manual de la frecuencia del generador externo de acuerdo con el resultado final (Lissajous figura - elipse). Luego, el anillo de seguimiento se cierra y, con la ayuda de un cambiador de fase, la figura de Lissajous se convierte en una forma conveniente para la observación (una línea o una "figura de ocho"). En el futuro, la frecuencia del generador externo se cambia con la perilla "Detuning". Un cambio suave en la frecuencia de la señal de entrada afecta el error de seguimiento, lo que conduce a la deformación de la figura de Lissajous. Devolviendo la figura a su posición anterior con la ayuda de un desfasador, es posible medir (en la escala del desfasador) la cantidad de error residual.

Debe tenerse en cuenta que la dependencia real debida a la no linealidad de las características estáticas (discriminatorias) del discriminador de fase se describe mediante una función impar no lineal. En este caso, es posible obtener experimentalmente solo un fragmento de la dependencia, sobre el cual se debe identificar una sección lineal para calcular el coeficiente.

Para una evaluación cualitativa de la velocidad y el grado de fluctuación de los procesos transitorios en el sistema PLL, se proporciona un circuito de cambio de fase en el circuito de señal de entrada, que se enciende mediante el interruptor de palanca "Salto de fase".

En un paquete completo, el sistema PLL contiene, además, un integrador electrónico: se conecta el "equivalente del motor".

Asignación de trabajo

1. Encienda el generador, la placa de pruebas y el osciloscopio.

2. Abra el PLL (interruptor en la posición 1).

3. Configure el osciloscopio para observar las figuras de Lissajous.

4. Al cambiar la frecuencia del oscilador, asegúrese de que las frecuencias del oscilador externo y el oscilador controlado del sistema PLL coincidan (una elipse en la pantalla del osciloscopio). Cierre el PLL (interruptor en posición 2). Mida la banda de retención del PLL.

5. Ponga la perilla de “frecuencia del generador” en la posición media (vea el punto 4). Usando el cambiador de fase, fije la posición de la elipse, presentándola como una línea o figura ocho. Cambiando la frecuencia del generador (perilla de "desafinación") y midiendo el incremento del cambio de fase usando un cambiador de fase, construya una dependencia (se debe obtener una función impar). Para construir un gráfico, se requieren de 3 a 5 puntos cuando la frecuencia está desafinada en una dirección y el mismo número de puntos en la otra.

6. Para la sección lineal de la dependencia, determine la ganancia usando la fórmula (1). Este valor debe ser acordado con el profesor.

7. Usando el valor obtenido, construya características logarítmicas asintóticas para 3 opciones para encender el sistema de astatismo PLL de primer orden (construya todo LH en un gráfico para facilitar la comparación; los parámetros de los elementos correctivos se indican en el diseño). Por características logarítmicas, evaluar la calidad de los procesos transitorios.

8. Evalúe cualitativamente los procesos transitorios en el sistema PLL (para este propósito, se usa el interruptor de palanca de "salto de fase").

9. Encienda el "equivalente del motor" y repita los pasos 4-6 (al cambiar la frecuencia del generador, tenga en cuenta la recarga prolongada de la capacitancia del integrador electrónico). Dibuje el circuito integrador electrónico y calcule su función de transferencia (en general).

1. Diagrama funcional del sistema PLL, diagramas de elementos correctivos que indican los valores de resistencias y capacitancias, circuito integrador electrónico, funciones de transferencia del sistema en lazo abierto para todas las opciones estudiadas.

2. Tabla y gráfico de dependencia, cálculo y constantes de tiempo de los elementos correctores.

3. LH asintótica para 3 opciones para construir un sistema PLL de primer orden de astatismo.

4. Características comparativas de los procesos transitorios y su explicación.

5. Bandas de sujeción de los sistemas PLL estudiados.

6. La estructura del filtro de conformación para la situación Δf=const.

3.4. preguntas de examen

1. ¿Cómo funcionan los elementos funcionales del sistema PLL y todo el sistema?

2. ¿Qué parámetro de la señal de entrada es informativo para el sistema PLL?

3. ¿Cuál es la estructura del filtro de conformación en el caso de Δf(t)=0, Δf(t)=const, Δf(t)=vt? ¿Cuál es la estructura de la AEC coordinada?

4. ¿Cómo cambian las propiedades del sistema PLL con un aumento (disminución) en la ganancia?

5. ¿Con qué finalidad se incluyen elementos correctores en el sistema PLL de primer orden de astatismo?

6. ¿Cómo cambian las propiedades del sistema PLL con un integrador electrónico?

Buscar en Internet un dispositivo que coincida con el título de este artículo ha sido infructuoso. Los foros creen que tal dispositivo no se puede crear. Sin embargo, en la actualidad se ha fabricado y probado un prototipo de ADC de 16 bits en un microcontrolador (MC) ATmega 16, el cual forma parte de un producto comercial.

Descripción del circuito

La Figura 1 muestra el diagrama esquemático del ADC, dibujado en el programa Proteus 7.7. La programación de MK se realizó en IAR Embedded Workbench utilizando el autor del "Tutorial": Pashgan en el sitio. La operación de ADC se probó en hardware. La simulación de la operación ADC en Proteus no funcionó, la razón se describe a continuación.

Fig.1 Diagrama esquemático de un ADC de 16 bits.

Se puede encontrar una descripción detallada de todos los elementos (microcircuitos) del circuito en Internet, considere el propósito de cada elemento en el circuito ADC.

Microcontrolador ATmega 16

El diagrama de las señales MK se muestra en la Figura 2. El MK debe generar 2 señales de reloj de una frecuencia fija de 122 Hz (16 MHz / 65536 = ~ 122 Hz). El contador de tiempo MK T1 funciona en el "modo normal", sin preescalador, cambiando el estado de las salidas OC1A y OC1B, y genera pulsos de onda cuadrada en los pines 18 y 19, como "meandro", que se desplazan por 90 °. Para ello, se escribe en el registro de comparación OCR1B un número igual a la mitad del valor máximo del código del temporizador T1. A la salida del chip D4B (elemento lógico XOR), se forman pulsos rectangulares F1 de doble frecuencia (244 Hz), que se alimentan a la primera entrada (pin 14) del Detector de Fase (PD) del Phase Locked Loop ( PLL) chip D2. El flanco de ataque de los pulsos F1 siempre coincide con el código cero del temporizador T1. En un circuito real, debido a los retrasos en los elementos del circuito, el desplazamiento inicial del código cero no supera las 5 unidades de bits menos significativas (EMP) del temporizador T1 y debe tenerse en cuenta al generar el resultado de la conversión ADC. En el diseño del ADC, el retardo en el MK es de 2 EMP (0,125 μs) en 2 elementos D4 - 3 EMP (0,15 μs)

Arroz. 2. Diagrama de señales MK y microcircuitos D2 y D4.

Si configura el modo de "captura" del estado del contador de tiempo T1 ("captura") en el ATmtga 16 MK, y aplica pulsos rectangulares con una frecuencia de 244 Hz a la entrada de "captura" ICP1, el borde de ataque de que se retrasará con respecto al borde de ataque de los pulsos F1 en fase, entonces el registro de 16 bits ICR1 leerá el código de 16 bits del cambio de fase entre los bordes de ataque de los pulsos F1 y F0. La elección de los símbolos para las señales F1 y F0 está asociada a la lógica de funcionamiento del PD pulsado del chip D2 74HC4046. El borde anterior del pulso F1 establece la salida FD (Tx pin 15 D2) en el estado "Log.1", y el borde anterior del pulso F0 en el estado "Log.0". En Proteus, el pin 15 del chip D2 "ZENER" es diferente del "COMPARADOR DE FASE III" en el manual de usuario del chip. En el diagrama de la Figura 1, este error se mantuvo, porque no se pudo corregir la imagen gráfica del artículo de la biblioteca 74HC4046.

Para resolver el problema: para crear un ADC de 16 bits en un AVR de 8 bits, necesita un dispositivo que debe convertir una señal analógica (por ejemplo, voltaje) en la duración de los pulsos Tx (cambio de fase entre pulsos F1 y F0) , cuya tensión media es igual a la tensión de entrada Ux. Este dispositivo se detalla en el artículo PLL Stabilized Voltage to Pulse Width Converter de la revista. Más adelante en la descripción, se utilizarán los materiales de este artículo, que son necesarios para explicar el principio de funcionamiento del ADC. Para mostrar los resultados de la conversión ADC, se utilizó una pantalla LCD alfanumérica TS1602-A, D5 en la Figura 1.

Chip 74HC4046 y amplificador operacional ½ paquete D3 (AD823)

El microcircuito 74NS4046 y el amplificador operacional (op-amp) forman un circuito PLL, cuya entrada recibe una señal de pulso F1. El PLL es un sistema de control automático de Retroalimentación Negativa (NFB) que ajusta la frecuencia del Oscilador Controlado por Voltaje (VCO) interno para que su frecuencia Fo sea igual a la frecuencia de la señal de entrada F1, Figura 3. El ajuste se realiza debido a la presencia de retroalimentación negativa. La señal de salida del VCO, una onda cuadrada de frecuencia F0, se compara en el detector de fase (PD) con la señal de entrada F1, la señal de error de fase después del filtrado y la amplificación se usa para ajustar la frecuencia de salida del VCO.

Fig.3 Esquema funcional del PLL.

El circuito PLL es similar al circuito del amplificador operacional (OPA), con la única diferencia de que la variable de entrada es la fase de la oscilación y la frecuencia (tasa de cambio de fase) es la señal de retroalimentación.

Arroz. 4. Diagrama de bloques del PLL.

Debido a que la sintonía se realiza en función de la diferencia de fase, el sistema es estático con respecto a la frecuencia: en estado estacionario, la frecuencia de sintonía es exactamente igual a la frecuencia de la señal de entrada (Fo=F1), y la fase El cambio se establece de modo que el voltaje de salida del filtro de paso bajo (Ugun) asegure la igualdad de frecuencia. Bajo ciertas condiciones, que dependen del tipo de LPF, el sistema PLL también puede estar en fase estática. Se puede encontrar una descripción más detallada del PLL, con derivaciones de fórmulas, en Internet y en libros.

El sistema PLL se utiliza principalmente para modulación y demodulación de frecuencia y fase, multiplicación y conversión de frecuencia, filtrado de frecuencia o extracción de forma de onda de referencia para la detección de señales coherentes. Normalmente, la señal de entrada en los dispositivos PLL es la frecuencia. Un PLL es un sistema de control de bucle de retroalimentación en el que los parámetros de control son la frecuencia o fase de la señal, y no la magnitud de su voltaje o corriente. El dispositivo propuesto utiliza un circuito de conmutación PLL no estándar con un parámetro de regulación de voltaje adicional.

Introduzcamos en el circuito PLL estándar el generador G de la señal F1 con una frecuencia fija y el elemento de comparación en la entrada del filtro de paso bajo, que debe comparar el voltaje de entrada Ux con la señal de salida del PD. Cambiemos la forma del diagrama funcional del PLL. La figura 5 muestra un diagrama funcional del convertidor de la señal analógica (tensión Ux) en la duración del pulso Tx, modulación de fase de pulso (PPM) con PLL.

La modulación de fase (PM) es uno de los tipos de modulación de oscilaciones, donde la fase de la oscilación de la portadora está controlada por una señal de información (cambio periódico en la fase de las oscilaciones de acuerdo con una determinada ley; lento en comparación con el período de las oscilaciones) . De la definición de PM se deduce que existe un generador de señal sinusoidal, en el que la fase de la señal de salida cambia con el tiempo. Este tipo de modulación se utiliza en ingeniería de radio para transmitir información. PM generalmente se considera para señales sinusoidales.

Fig.5 Diagrama funcional del convertidor de la señal analógica Ux en la duración del pulso Tx.

El dispositivo propuesto utiliza modulación de fase de señales de pulso. Si aplicamos un PD pulsado con una característica de salida lineal, obtendremos un convertidor de voltaje de precisión Ux en la duración del pulso Tx. En este convertidor, la señal de entrada analógica Ux se compara con la señal de salida Tx (más precisamente, el valor promedio del pulso Tx durante un período de frecuencia Fo (área de pulso Tx) con el valor promedio Ux durante el mismo tiempo). La presencia de OOS y una gran ganancia (Ku) del LPF proporcionan una alta precisión de conversión y reducen los requisitos de precisión y estabilidad de todos los elementos del circuito que cubre OOS. La implementación de hardware del circuito propuesto no es una tarea difícil, actualmente se están produciendo muchos circuitos integrados PLL diferentes, por ejemplo, el microcircuito CD4046 (análogos domésticos 1561GG1 y 564GG1) incorpora 2 tipos de PD, VCO y circuitos de control de VCO adicionales. El microcircuito 74HC4046, un análogo funcional del CD4046, tiene 3 tipos de PD y puede operar a frecuencias más altas. La figura 6 muestra la implementación de hardware de un filtro de paso bajo para voltajes de entrada negativos.

Fig.6 Circuito LPF para voltajes de entrada negativos.

El filtro de paso bajo se realiza de acuerdo con el esquema de un filtro de integración proporcional en el amplificador operacional (filtro PI), que compara los valores promedio de las señales Ux y Tx durante el período de la frecuencia Fo, las resistencias R1 y R2 determina el factor de escala de comparación. El producto C1*R1 (la constante de tiempo del integrador Ti) determina el efecto integrador del filtro, la resistencia R3 asegura la estabilidad del circuito PIM y la relación de R3 a R1 determina el coeficiente de filtro proporcional Kp. Si el FD tiene una característica de salida en la región de voltajes positivos, entonces la señal de entrada debe tener una polaridad negativa. Si la señal de entrada es positiva, entonces es necesario usar el circuito diferencial para encender el amplificador operacional (Fig. 7). Los elementos del circuito del filtro de paso bajo deben cumplir el siguiente requisito: R3/R1 = R4/R2 y R1*C1 = R2*C2.

Fig.7 Circuito LPF para voltajes de entrada positivos.

La señal de salida del filtro de paso bajo controla el oscilador (VCO) para que las frecuencias de las señales Fo y F1 sean iguales, y el cambio de fase entre ellas sea tal que se satisfaga la igualdad.

Ux/R1 = (Arriba/R2)*Tx/T1, (1)

donde Up es la amplitud del pulso Tx (Up es la tensión de alimentación del FD);

T1 \u003d 1 / F1 período de frecuencia en el que opera el PLL.

El uso de un filtro PI hace que el sistema PLL sea astático en fase, lo que significa que si R1 = R2, entonces el valor constante de la duración relativa de los pulsos de salida del convertidor (Tx / T1) está determinado solo por la relación Ux / Up y no depende de los parámetros de otros elementos del circuito.

Ux/Arriba = Тх/Т1, (2)

Ux = Arriba* Tx/T1. (3)

En la fórmula (3), los valores conocidos son la tensión de alimentación del FD (Up = 5v) y el período de la frecuencia PLL T1 = (1/16.000) * 65536 = 4,096 ms (el valor exacto de la frecuencia F1 = 244,140625 Hz). Para medir la tensión de entrada Ux, es necesario medir la duración del pulso Tx (desfase entre los flancos de ataque de los pulsos F1 y F0) y sustituirla en la fórmula (3).

Método para calcular los elementos del circuito PLL.

El parámetro inicial es la frecuencia F1, a la que debe operar el ADC con PLL. Para calcular las características dinámicas de los sistemas de control se utiliza la frecuencia circular (frecuencia angular) ω = 2π*F, en [rad/s], dimensión de fase ⱷ en [rad]. En estado estable, cuando las frecuencias son F1=F0, la característica de salida del PD (pin 15) del chip D2 se muestra en la Figura 8.

Arroz. 8 Característica de salida PD.

Factor de conversión FD (pin 15 del chip D2) Kfd = Up/2 π [V/rad].

El VCO, que forma parte del chip D2, tiene 2 vías (2 entradas, terminales 9 y 12) para controlar la frecuencia de salida F0:
- control de voltaje a través de la entrada "VCON" (pin 9), además del pin 11 "R1", se conecta una resistencia, cuya elección se describe en el manual para el uso del chip PLL;
- control de corriente a través de la entrada ”R2” (pin 12), normalmente esta entrada se utiliza para configurar la frecuencia inicial del VCO en ausencia de tensión a la entrada “VCON”.

En el diagrama de la Figura 1 se utiliza el 2º método de control de frecuencia del VCO, ya que en este caso, se permite una amplia gama de voltajes de salida del filtro de paso bajo, que se realiza en el chip de amplificador operacional D3A (AD823). El voltaje de salida del amplificador operacional, que puede variar de -15 V a +15 V, se convierte mediante la resistencia R5 en una corriente de control de frecuencia VCO. Al seleccionar los valores de los elementos del circuito (C2, R4 y R5), el VCO se sintoniza de tal manera que cuando el voltaje de salida del filtro de paso bajo es cero (Ugun = 0 V), la frecuencia de salida de el VCO es Fo = 244 Hz ± 10 %, y con Vgun = menos 5 V, la frecuencia de salida se duplicó Fo = 488 Hz ± 10 %. Esto le permite utilizar de manera óptima todo el rango lineal del voltaje de salida del LPF para compensar todas las características no lineales de los elementos del circuito y mantener una alta precisión de conversión ADC.

Arroz. 9 Característica de salida de VCO.

Dinámica PLL

Para el uso competente del PLL, es necesario conocer las características estáticas y dinámicas de este dispositivo. En Internet, puede encontrar una derivación detallada de la función de transferencia PLL para diferentes versiones de LPF. La figura 10 muestra un diagrama de bloques de un modelo lineal de un ADC con un PLL en estado estable cuando, después del encendido, el transitorio (frecuencia de búsqueda y bloqueo F1) terminó F0 = F1. Las funciones de transferencia de los elementos del circuito se presentan en forma de operador.

Arroz. 10 Diagrama de bloques de un modelo lineal de un ADC con un PLL en estado estacionario.

Usemos la fórmula lista para la función de transferencia W(p) (una descripción matemática del comportamiento de un sistema dinámico) del PLL, en el que se aplica el filtro PI. La función de transferencia (4) corresponde al enlace oscilatorio de segundo orden:

donde p es una variable compleja que puede ser reemplazada por jω para construir el AFC del dispositivo;

ωп = 2π*Fп es la frecuencia circular natural del ancho de banda del PLL en [rad/s];

Fп – frecuencia natural del ancho de banda PLL en [Hz] (frecuencia transitoria del bucle PLL);

ξ es el factor de amortiguamiento (atenuación del proceso transitorio) del PLL.

La Figura 11 muestra la respuesta de frecuencia logarítmica del PLL en unidades relativas de frecuencia natural para diferentes valores del coeficiente de atenuación ξ. Además, se dan expresiones que conectan los parámetros de la función de transferencia PLL con los parámetros de los dispositivos incluidos en el circuito del convertidor de señal analógica a la duración del pulso.

donde Kfd es la constante del coeficiente de transferencia de PD (V/rad);

Kgun - Constante de ganancia de VCO (rad/s*V);
Ti = R1*C1 – constante de tiempo del integrador del filtro PI (c);
Кп = R3/R1 es el coeficiente proporcional del filtro PI;

Fig.11 Respuesta de frecuencia logarítmica del enlace de segundo orden.

La respuesta de frecuencia del PLL corresponde a un filtro de paso bajo de segundo orden con una frecuencia de corte ωp (rad/s) (frecuencia transitoria) y una pendiente (atenuación) de 20 dB por década (6 dB/octava). Al diseñar un convertidor con un PLL, es necesario elegir el ancho de banda del dispositivo ωp=2π*Fp y el coeficiente de amortiguamiento (atenuación) ξ en frecuencias por encima de la frecuencia de corte.

Determinemos los parámetros calculados de un ADC real con un PLL, que se muestra en la Figura 1.

Escribamos los parámetros de los elementos de un convertidor real con un PLL en términos literales (ver Fig. 8 y Fig. 9): Kfd = Ur/2π; Kgun = 2πF0/Arriba; Ti = 1/F0 y F0= F1. Sustituimos los valores literales de los parámetros en las fórmulas (5) y (6), obtenemos fórmulas simples (para evaluación de ingeniería) para calcular las características dinámicas del convertidor PLL.

ωp = F0 [rad/s], (7)

Fï = F0/2π [Hz], (8)

ξ = Kp/2. (nueve)

Sustituyendo en las fórmulas (8) y (9) los valores de un convertidor real con un PLL, obtenemos los siguientes valores:

Ancho de banda del convertidor PLL Fp = 244 Hz/6,28 = 39 Hz;
- coeficiente de amortiguamiento ξ = 1/2 = 0,5.

Usando las fórmulas (5) y (6), es posible lograr las características deseadas del transitorio de conversión de la señal de entrada cambiando los parámetros de los elementos del circuito y la frecuencia de conversión F0.

Resultados de la prueba de diseño de ADC con ATmega 16

Para verificar la precisión de convertir el voltaje de entrada Ux del ADC con un PLL, se utilizó un voltímetro V7-38, que muestra el voltaje medido con 5 decimales con un error no mayor a 0.05% en el límite de 2V, con una resolución de 0,1 mV y no inferior al 0,1 % en el límite de 20 V con una resolución de 1 mV.

El diseño ADC con PLL tiene un límite de medición de ~ 6,5 V (6553,5 mV), el voltaje medido se muestra en la pantalla LCD (D5) con 5 decimales con una resolución de 0,1 mV. La elección del límite de medida está asociada al número decimal máximo 65535, que corresponde al valor máximo del código binario del temporizador-contador T1. La fuente de voltaje de referencia del ADC es el voltaje de suministro del chip D2 (74HC4046), que en la placa de pruebas es Up = 5,029 V (5029,0 mV) (medido por B7-38). Para que el código EMP del temporizador-contador T1 sea igual a 0.1mV, se debe cumplir la condición (1), la corriente máxima de entrada Uxmax /R1 debe estar balanceada con la corriente del circuito de retroalimentación Up/R2 (10) .

65536 / R1 = 50290 / R2, (10)

R1 = R2* (65536/50290),

R1 \u003d 1.303 * R2,

R1 \u003d 130.3 kOhm (ver Fig. 1).

El circuito de la Figura 1 muestra una resistencia variable RV1 = 1kΩ, que está conectada en serie con R1 = 130kΩ para ajustar con precisión el factor de escala de conversión ADC. La Tabla 1 y la Figura 12 muestran los resultados de medir el voltaje de entrada Ux utilizando una placa de pruebas ADC con un PLL y un voltímetro V7-38. El voltaje Ux [V] se fijó a partir de una fuente de alimentación de laboratorio con un voltímetro incorporado. En las columnas 1, 2 y 3 de la Tabla 1, las lecturas de los voltímetros se dan sin tener en cuenta el signo (módulo) para simplificar la comparación de las lecturas de Ux, B7-38 y ADC. En la 5ª lectura del display LCD del ADC, y en la 4ª lectura del ADC, en la que se excluye el error en 5 EMP, asociado al desfase inicial del pulso frontal F1 relativo al código cero del temporizador T1 . En las columnas 6 y 7 de la Tabla 1, los valores de los errores de medición relativos en [%] del voltímetro de la fuente de alimentación con respecto a V7-38 y las lecturas del ADC con respecto a V7-38, respectivamente. En la pantalla LCD, no hay una coma después del cuarto dígito, que debería aparecer después de completar el programa MK.

Tabla 1.

Fig.12 Representación gráfica de los resultados de la prueba del ADC con PLL.

En el archivo adjunto a la carta hay un archivo "Foto ATsPF.xlsx" con fotografías, que registran simultáneamente las lecturas de V7-38 y ADC con PLL. El video clip sobre el experimento tiene una gran cantidad de memoria y se puede transferir a la oficina editorial si hay una solicitud.

Análisis de los resultados de la prueba de diseño de ADC con ATmega 16

Los resultados de verificar el diseño del ADC muestran que la desviación de las lecturas del ADC de las lecturas del dispositivo de referencia V7-38 no supera el 0,02 %. Esto indica una alta linealidad de la conversión del voltaje de entrada en la duración del pulso utilizando el PLL.

La resolución del ADC, al medir voltajes de más de 2 Voltios, es 10 veces mayor que la del voltímetro V7-38 (0.1mV para el ADC y 1mV para el voltímetro V7-38).

La estabilidad de las lecturas del ADC no excede ±EMP, lo que indica el bajo nivel de ruido intrínseco del método de conversión de duración de voltaje a pulso usando el PLL.
En realidad, en el circuito ADC con un PLL se comparan dos señales de diferente forma, un voltaje constante y pulsos rectangulares, que se pueden representar como la suma de un voltaje constante Up/2 y una serie infinita de voltajes sinusoidales (Trigonometric Fourier serie), cuya amplitud depende de la duración del pulso Tx, y los múltiplos de frecuencia de la frecuencia de conversión ADC (F1).
Las propiedades de filtrado del PLL se describen en detalle en la literatura. El PLL es una trampa de ruido ideal con frecuencias que son múltiplos de la frecuencia a la que opera el ADC. Si la señal de entrada Ux contiene interferencias con las frecuencias F1, 2 F1, 3F1, etc., se suprimirán por completo, porque el voltaje promedio (integral) de estas sinusoides sobre el período de frecuencia F1 es cero. La función de transferencia (11) de dicho filtro se muestra en la Fig.13.

Fig.13 Respuesta en frecuencia del filtro (11).

(11)

Esta característica única del PLL se debe a la propiedad integradora del VCO, cuya frecuencia de salida está determinada por el voltaje promedio sobre la frecuencia de operación F1. Por lo tanto, es posible comparar en la entrada del filtro de paso bajo 2 señales de diferentes formas, un voltaje constante Ux con una señal de pulso Tx, mientras que el ruido en la duración del pulso Tx está determinado por la interferencia con frecuencias que no son un múltiplo de la frecuencia de operación del PLL. Teniendo en cuenta que todos los procesos internos del MC y el ADC están sincronizados con la frecuencia del oscilador de cristal MC, el ruido de impulso generado por la operación del MC no afecta la estabilidad de las lecturas del ADC. Por lo tanto, un ADC PLL proporciona una resolución de 16 bits binarios (5 decimales). La resolución del ADC integrado en la caja MK es de 10 dígitos binarios (3 decimales), la estabilidad real de las lecturas es de 8 dígitos, que es 2 órdenes de magnitud peor que la del ADC con PLL.

Limitaciones que existen en ADC con PLL, y cómo superarlas

El PD del chip PLL (74NS4046) en el modo Detector de frecuencia (FR), cuando el VCO está sincronizado (bloqueo de frecuencia F1=F0), tiene una característica de salida de acuerdo con la Figura 14.

Fig.14 Característica de salida de 74NS4046 (pin 15) en modo BH.

Cuando se enciende la alimentación (durante el proceso transitorio), es posible sincronizar el circuito PLL en los subarmónicos de la frecuencia operativa, por ejemplo, F0 = 1,5*F1. La sincronización en los subarmónicos de la frecuencia de operación ocurre cuando la señal de entrada Ux está en el límite del rango lineal de la característica de salida PD (Ux = ~ 0 o Ux = ~ Up).Para eliminar dicha sincronización, la característica de salida del PD en el modo de comparación de frecuencia debe tener una característica de relé de acuerdo con la Figura 15. En el modo de comparación de fase, debe corresponder a la Figura 8.

Fig.15 Salida, característica de relé de PD para ADC con PLL en modo de comparación de frecuencia F1 y F0.

Todavía no se producen microcircuitos de PD listos para usar con tal característica, por lo que puede usar el circuito de PD de relé, que fue desarrollado por el autor y se incluye en el apéndice del artículo.

La segunda limitación está relacionada con la operación del convertidor de voltaje Ux en la duración del pulso Tx, código Ux=0V o Ux=Uð. La característica de salida del PD (Figura 8) tiene carácter periódico con un periodo de 2π, por lo que es necesario reducir (por ejemplo, en un 2%) el rango de tensión de entrada en relación con la tensión de alimentación del PD [(Ux )max = 0.95Up] y desplace el origen de la duración del pulso, por ejemplo, en un 1% (ver Fig.16). Cuando muestre el resultado de la conversión ADC usando el programa, tenga en cuenta estos cambios en la característica de salida del PD.

Fig.16 Área de trabajo ADC en la característica de salida PD cuando F1= F0.

Conclusión

El uso no estándar del sistema PLL y MC (sin ADC incorporado) hizo posible crear un ADC económico y de precisión con alta resolución y bajo ruido intrínseco.

Los valores límite de velocidad y resolución de ADC con PLL dependen del tipo de microcontrolador.

Si el ADC con PLL será ampliamente utilizado por los desarrolladores de dispositivos electrónicos, sugiero el nombre abreviado "ADPC".

El ADTF es un filtro trampa ideal para la interferencia que está presente en la señal de entrada Ux si la frecuencia de interferencia es igual o múltiplo de la frecuencia de operación del convertidor F1 (2F1, 3F1, etc.). Si sincroniza la frecuencia operativa del MK con una frecuencia de red de 50 Hz (usando un oscilador de RF, un divisor y otro sistema PLL), entonces se suprimirá la interferencia en la señal de entrada Ux a frecuencias múltiplos de 50 Hz y la estabilidad de las lecturas aumentará.

Dado que el ATsF es un filtro de supresión de ruido ideal, puede utilizar este dispositivo para convertir la señal de salida en un código digital, por ejemplo, un sensor inductivo con un rectificador sensible a la fase (PV) en la salida. Por lo general, se usa un filtro de paso bajo para suavizar la ondulación del voltaje de salida de PV al nivel de la resolución requerida del ADC. Esto introduce un gran retraso en el sistema de control de la señal. Si aplica el ADCF a la frecuencia F1 = Fmod, donde Fmod es la frecuencia de modulación (fuente de alimentación del sensor inductivo), entonces no se requiere un filtro de paso bajo, su función la realizará el propio dispositivo ADCF.

La tecnología FPGA (circuito integrado de lógica programable) de última generación es ideal para construir ADPC en un solo paquete.

La primera aplicación del ATsP, pero sin microcontrolador, que no existía hace 30 años, fue utilizada por el autor para transmitir señales analógicas con alta precisión a través del optoacoplador desacoplado de los canales de telemetría de los equipos satelitales. Un intento de obtener un Certificado de autor para esta solución técnica no tuvo éxito. La solicitud del Certificado de Autor aún puede estar en la Biblioteca Pública Estatal de Ciencia y Tecnología.

referencia histórica

El principio de bucle de bloqueo de fase (sincronización) opera en la naturaleza en todas partes. La sincronización fue descubierta por Huygens a mediados del siglo XVII (1650 - 1680), quien observó el ajuste de los períodos de los relojes colgados en una pared. El uso de Phase Locked Loop (PLL) en dispositivos electrónicos comenzó en 1932, cuando el francés H. de Belsise describió por primera vez un esquema de recepción de señal síncrona que era más simple y elegante que el esquema de recepción superheterodino utilizado en ese momento. Este circuito PLL de la Figura 17, en el que una señal de retroalimentación hace que un oscilador controlado por voltaje se sintonice exactamente con la frecuencia de la señal entrante, se usa ampliamente en muchos dispositivos modernos de comunicación y procesamiento de información.

http://www.dsplib.ru/content/pll/pll.html http://physics.nad.ru/Physics/Cyrillic/harm_txt.htm
10. http://www.kit-e.ru/articles/elcomp/2003_8_92.php
11. Blekhman II Sincronización en la naturaleza y la tecnología.
12. "Electrónica: pasado, presente, futuro" (Traducido del inglés bajo la dirección del Miembro Correspondiente de la Academia de Ciencias de la URSS V.I. Siforov ["Mir"; M.; 1980 (296 p.)].

PLL (Phase Locked Loop), como su nombre lo indica, es un sistema de control automático (sistema de seguimiento), cuya frecuencia de sintonización está determinada por la frecuencia de la señal de control, y la señal de error es la diferencia de fase entre la señal de control y la señal de retroalimentación. Debido a que la sintonía se realiza en función del desfase, el sistema es aestático con respecto a la frecuencia: en estado estacionario, la frecuencia de sintonía es exactamente igual a la frecuencia de la señal de control. Bajo ciertas condiciones, el sistema PLL puede ser estático y desfasado.

Junto con la propiedad principal de autoajuste, el sistema PLL tiene la propiedad de filtrar y se comporta, independientemente de su propósito funcional, como un filtro polinomial de seguimiento. El sistema PLL es un sistema con capacidades multifuncionales y se utiliza para modulación y demodulación de frecuencia, filtrado de frecuencia (incluido el filtrado de la función de modulación de frecuencia), multiplicación y conversión de frecuencia, selección de la onda de referencia para detección coherente, etc.

El sistema PLL puede ser analógico, de pulso, digital o una combinación (analógico-pulso, pulso-digital, etc.). En un sistema PLL analógico opera una señal continua, caracterizada por los valores instantáneos de los parámetros en cada momento del tiempo. En un sistema de impulsos, los parámetros de la señal se caracterizan por valores discretos, que pueden ser instantáneos o de intervalo. Una señal de pulso con lecturas instantáneas es, por ejemplo, una señal rectangular (tipo meandro) de un generador controlado, caracterizada por valores de frecuencia instantáneos en los puntos de cambio de nivel. Un pulso con lecturas de intervalo es, por ejemplo, una señal de un detector de fase pulsado (PD), cuya duración del pulso está determinada por el intervalo de fase medido. Una señal de pulso de intervalo puede causar distorsión temporal y de otro tipo. En un sistema PLL digital, respectivamente, se utiliza una señal digital, que es un flujo de datos discretos determinados por los valores de muestras cuantificadas de la señal analógica y expresados ​​en un código digital. Las lecturas cuantificadas de una señal digital también pueden ser tanto instantáneas como de intervalo.

El siguiente es un análisis de ingeniería generalizado de un sistema PLL con elementos analógicos y de pulso y considera las aplicaciones del sistema.

Los sistemas PLL considerados son ampliamente utilizados en componentes microelectrónicos fabricados por empresas de renombre. Por ejemplo, Analog Devices utiliza un sistema PLL:

• en sintetizadores de uno y dos canales ADF410x/1x/5x y ADF420x/1x/5x tipos "Integer-N" y "Fractional-N" con frecuencias programables (sintonizables) hasta 3,7 GHz;
• para multiplicación de reloj en DACs TxDAC+ AD9751/3/5 (300 MHz), AD9772/4 (400/128 MHz), en sintetizadores-moduladores digitales (DDS) AD9852/4 (300 MHz) y moduladores AD9853/6 (168/200 Megahercio);
• multiplicar la frecuencia por k = 2 N /n veces, donde n es un número entero de la serie 1, 2, ... 2 N /2,5, - con sintetizadores AD9850/1/2/4 DDS como divisores de frecuencia en bucles de realimentación (por ejemplo, con N = 48 y una frecuencia máxima después de la multiplicación de 300 MHz utilizando el AD9852);
• como modulador de frecuencia combinado con un sintetizador de frecuencia y un demodulador de frecuencia combinado con un convertidor de frecuencia, en el chip transceptor AD6411 del sistema DECT;
• como modulador de cuadratura combinado con un convertidor de frecuencia de cuadratura - en el chip transceptor AD6523 utilizado junto con el sintetizador AD6524 (también basado en un PLL), - en sistemas GSM y DCS;
• como fuente de frecuencia de referencia con salida en cuadratura para el demodulador en el chip transceptor AD6432 GSM.

Texas Instruments utiliza el sistema:

• en sintetizadores de frecuencia de dos y tres canales TRF2020 - hasta 0,25, 0,25 y 1,2 GHz, TRF2050 - hasta 0,25 y 1,2 GHz, TRF2052 - hasta 0,15 y 2,0 MHz y TRF3040, que también es un modulador, - hasta 0,2 y 2,0 GHz;
• para la síntesis de señales de frecuencia de referencia para moduladores en microcircuitos TRF3040 y TRF3520;
• para multiplicación de reloj en procesadores de señales digitales TMS320C54x, TMS320C62x, TMS320C67x y TMS320VC33.

Motorola (sector de productos semiconductores) utiliza el sistema en sintetizadores de frecuencia de dos canales MC145181 (hasta 550 y 60 MHz), MC145225 (hasta 1,2 y 0,55 GHz), MC145230 (hasta 2,2 y 0,55 GHz), etc. destinados a radio equipos de comunicación de varios sistemas.

Gran-Jansen AS (Noruega) utiliza un sistema PLL en el transceptor GJRF400 (GJRF10) que opera en el rango de frecuencia de 300-500 MHz para la síntesis de formas de onda de referencia y para la modulación de frecuencia analógica.

La lista anterior está lejos de ser completa, sin embargo, los microcircuitos enumerados caracterizan completamente las posibilidades de usar el sistema PLL.

Razones básicas

De forma generalizada, cualquier sistema de control automático, independientemente de su propósito, contiene un dispositivo de medición con un restador en la entrada y un objeto de control, cuya salida está conectada al restador. El restador compara la variable de control y la variable de control (de la salida del objeto regulado), que es el valor de retroalimentación. Junto con los conceptos de control y cantidades controladas, utilizaremos los conceptos de entrada y salida, que determinan el propósito funcional del sistema. En el caso general, las cantidades de entrada y salida no siempre son controladas y controladas (en el entendimiento indicado de estos términos). Función de transferencia del sistema -

K (p) \u003d x afuera / x adentro \u003d K pr (p) /, (1)

donde x out y x in son los valores de salida y entrada, y K pr (p) y Karr (p) son las funciones de transferencia de los circuitos de transmisión directa (de entrada a salida) y retroalimentación negativa (de salida a entrada), p es el operador de Laplace (un signo más en el denominador significa que la retroalimentación es negativa). El valor de entrada se puede alimentar a la entrada de cualquier elemento, y el valor de salida también se puede tomar de la salida de cualquier elemento del sistema.

Arroz. uno

En la fig. La Figura 1a muestra un diagrama del sistema PLL más simple que contiene un detector de fase de DP (dispositivo de medición), un filtro de DP y un generador VG controlable (objeto regulado). PD y VG son elementos obligatorios del sistema, y ​​el filtro que afecta sus propiedades dinámicas (frecuencia) puede estar ausente. La variable de control es la frecuencia w 0 + D w en la tensión alterna en la entrada del FD, cuyos componentes son: w 0 - la frecuencia de referencia del sistema y D w in - el cambio de frecuencia, que es el valor de entrada que afecta al sistema. El valor de retroalimentación es la frecuencia de CG igual a w 0 + D w arr, donde D w arr = D w in – pD j , y pD j y D j son cambios en frecuencia y fase en la entrada de PD causados ​​por D w in. En la fig. En la figura 1b se muestra un esquema de una variante del sistema, que se diferencia en que en la entrada de PD sólo actúa la frecuencia de referencia w 0 , y el valor de entrada del sistema es la tensión uin en la entrada del CG aplicada a través del “+” sumador. Valores de entrada y salida D w in y u out en la fig. 1a determine el propósito del sistema: un demodulador de frecuencia, y u in y w 0 + D w out en la fig. 1b - modulador de frecuencia. Funcionalmente, el sumador de la fig. 1b es un restador, ya que la retroalimentación negativa actúa en el bucle del sistema.

A pesar de que la variable de control en el sistema PLL es la frecuencia, en el PD no se comparan las frecuencias, sino las fases de las tensiones en su entrada. Como resultado, la diferencia de fase, que es la integral de la diferencia de frecuencia, es igual a D j = (D w in - D w arr) / p (Fig. 1a) o D j = -D w out / p ( Fig. 1b), y la función de transferencia PD, respectivamente, K PD (p) = K PD /p, donde K PD es el coeficiente de transmisión con la dimensión V / rad. La diferencia de fase en la entrada del PD, además de D j , puede contener el componente constante inicial j 0, en el que en la entrada del PD j = j 0 + D j . La componente j 0 es la constante de integración y está determinada por la elección del modo del sistema PLL, teniendo en cuenta la característica del detector del PD.

La función de transferencia del sistema PLL según el esquema de la Fig. 1a utilizado para la demodulación de frecuencia se caracteriza por la expresión

K BH (p) \u003d U fuera / D w adentro \u003d K 0 /, (2)

donde u out - voltaje en la salida del filtro (voltaje de salida del demodulador), debido a un cambio en la frecuencia en la entrada D w in, K 0 = 1/K UG - coeficiente de transferencia del sistema (en este caso, en "cero" frecuencia), t 0 = 1 /K PD K Ф K SG - "intrínseco" (sin tener en cuenta k Ф (p) filtro) constante de tiempo del sistema, K SG - coeficiente de transferencia del generador controlado (con la dimensión ( rad/s)/V), y K Ф y k Ф (p) - factores constantes y dependientes de la frecuencia de la función de transferencia del filtro K Ф (p) = K Ф k Ф (p). En ausencia de filtro, es decir, con K Ф (p) = 1,

K BH (p) \u003d K 0 / (1 + punto 0), (3)

donde t 0 = 1/K FD K CG. La función de transferencia (3) es una función de un polinomio LPF de primer orden. En general, el orden del sistema PLL es igual a uno más el orden del filtro aplicado Ф (circuito integrador o LPF).

Las funciones de transferencia (2) y (3) son funciones "externas" del sistema PLL, determinadas por la entrada y salida dadas del sistema. La función principal del sistema es

K D j (p) = D j / D w en = /, (4)

donde D j es el cambio en la diferencia de fase a la entrada del PD, debido a un cambio en la frecuencia de control D w in, y 1 + pt 0 /k Ф (p) en el denominador de la función es un polinomio de el sistema (según la terminología en la teoría del filtrado polinomial), presente en todas las funciones de transferencia “externas”, incluidas las de (2), difiriendo en expresiones en el numerador.

Elementos del sistema PLL

Como ya se mencionó, los elementos principales (obligatorios) del sistema PLL son PD y VG, que en los sistemas en consideración pueden ser analógicos o de pulso. Además, los sistemas PLL considerados pueden incluir filtros analógicos, divisores de frecuencia con salidas de pulsos o analógicas, mezcladores, etc.

Detectores de fase. En la fig. La Tabla 2 muestra las características del detector de los FD más utilizados:

• característica sinusoidal de detección de fase de multiplicación y conmutación de detectores analógicos de fase de amplitud (APD) (Fig. 2a);
• característica de diente de sierra del pulso de disparo PD (Fig. 2b);
• característica triangular de la PD pulsada multiplicadora (Fig. 2c) (su variante también se muestra en la Fig. 2d);
• característica de diente de sierra de la detección de fase de un detector de fase de frecuencia de pulso de disparo bipolar (PFD) (Fig. 2e).

Arroz. 2

En primer lugar, observamos que las características del detector son estáticas, en las que el error dinámico inherente a los FD pulsados ​​no se manifiesta. En los PD analógicos, la diferencia de fase instantánea se mide

re j (t) = j 1 (t) - j 0 (t) = re j (t),

donde, en el caso más simple, j 1 (t) = w 0 t + d j (t) y d j (t) es el cambio de fase y fase moduladora de la señal detectada, y j 0 (t) = w 0 t es el fase de la oscilación de referencia. Hacemos hincapié en que estamos hablando de la diferencia actual entre los valores instantáneos j 1 (t) y j 0 (t), contados simultáneamente en el mismo tiempo t.

En los FD pulsados, a diferencia de los analógicos, se mide el intervalo de fase D j (D ti ) que es proporcional al intervalo de tiempo D ti = t 0i – ti , donde t 0i y ti son diferentes momentos de tiempo en los que las fases de la señal j 1 (t i) = w 0 t i + d j (t i) y la oscilación de referencia j 0 (t 0i) = w 0 t 0i son iguales. Por lo general, los puntos se toman con valores instantáneos cero de la sinusoide (Fig. 3a), que aseguran la formación de pulsos de entrada y, en consecuencia, de salida del PD, que se muestra en la Fig. 3a. 3b-d. Cuando j 1 (t i) y j 0 (t 0i) son iguales, el intervalo de tiempo es D t i = d j (t i) / w 0, y el intervalo de fase es

re re (re t yo) = w 0 re t yo = re j (t yo), (5)

De acuerdo con (5), los intervalos de fase medidos D j (D ti) son numéricamente iguales a las diferencias de fase instantáneas deseadas d j (t i). Sin embargo, debe tenerse en cuenta que en la escala de tiempo actual la secuencia de lecturas de intervalo es equivalente a la secuencia de lecturas instantáneas en puntos discretos t j = t i + D ti /2 - en lugar de los puntos ti, a los que corresponden. Como resultado, la fase se medirá con un error de tiempo D ti /2:

re j (t yo) = re j (t yo + re t yo /2)

Consideremos las características del detector del PD. La característica multiplicadora analógica NPD que se muestra en la fig. 2a está determinada por la expresión

U NPD = K NPD Ucosj, (6)

donde U es la amplitud de la tensión detectada, j es la diferencia de fase entre las tensiones detectada y de referencia, y K NPD es el coeficiente de detección en función de la amplitud de la tensión de referencia, por lo que debe ser constante. Ambos voltajes, detectado y de referencia, son sinusoidales. La expresión (6) también es válida para un NPD analógico de conmutación que utiliza un interruptor de voltaje sinusoidal detectable controlado por un voltaje de referencia de onda cuadrada. En el caso general, el APD analógico, según (6), detecta no solo la diferencia de fase, sino también la amplitud de la tensión detectada U, por lo que se denomina amplitud-fase. De acuerdo con lo anterior, durante la detección de fase, la amplitud no solo de la referencia, sino también del voltaje detectado debe mantenerse constante. La dependencia de u NPD de U es una desventaja del detector si se usa como detector de fase (un NPD de conmutación también se puede usar como detector de amplitud síncrona). Otro inconveniente del NPD analógico es la no linealidad de sus características, por lo que sus secciones estrechas se utilizan para la detección, por ejemplo, de p/4 a 3p/4 o de -3p/4 a -p/4. Con la introducción de un cambio de fase j 0 = -p /2, el punto de operación en la característica APD (Fig. 2a) se desplaza hacia la izquierda el ángulo especificado, y el argumento j en (6) se reemplaza por una fase detectada cambiar DJ. Como resultado,

U NPD = K NPD UsinD j = K NPD UD j, (7)

donde la segunda parte (aproximada) de la expresión, proporcional a D j , es para la porción del rango de fase D j de -p /4 a p /4.

Tenga en cuenta que el multiplicador analógico, que tiene las desventajas anteriores (cuando se usa como detector de fase), se usa ampliamente como mezclador en convertidores de frecuencia, donde se requiere una alta "pureza" del espectro de frecuencia convertido y para el cual se requieren multiplicadores analógicos. elementos ideales.

Como una DP de pulsos multiplicadores con la característica de la Fig. 2c (inversa con respecto a la característica de la Fig. 2a), se suele utilizar el microcircuito XOR, sin embargo, tiene niveles de salida inestables “0” y “1”, por lo que es de poca utilidad para la medición directa de la diferencia de fase. . Por lo tanto, se utiliza un multiplexor analógico con una entrada de dirección de dos bits como entradas de PD. Dicho multiplexor puede representarse como un microcircuito de detección de fase XOR y un interruptor de salida controlado por él. El uso de un conmutador y voltajes precisos conmutados asegura características precisas de la DP. Además, dependiendo de la elección de los niveles de voltajes conmutados, es posible cambiar el valor del coeficiente de conversión (detección), así como el desplazamiento vertical de la característica y su inversión. En la fig. 2d muestra una característica desplazada debido a los voltajes de conmutación -E y E (en lugar de 0 y 2E, que corresponde a la característica en la Fig. 2c). Además, la característica de la Fig. 2d se muestra como una función de D j para j 0 = p /2 (similar a (7) para APD):

U PD = K PD D j, (8)

La característica (8) es lineal en el rango operativo de -p /2 a p /2.

Los PD de pulsos multiplicadores se utilizan ampliamente en los sistemas PLL. Observemos las siguientes características en el funcionamiento de los PD: en los PD pulsados, se conmutan niveles constantes de fuentes "ajenas", mientras que en los NPD analógicos conmutados, se conmuta el voltaje detectado. Y además, en los FD pulsados, el interruptor se controla mediante pulsos desde la salida del multiplicador, mientras que en los NPD analógicos, el interruptor se controla mediante un voltaje de referencia.

La característica de un disparador PD pulsado, por ejemplo, del tipo disparador RS (Fig. 2b), difiere de las características consideradas por un rango de fase dos veces mayor, de 0 a 2p, y la pendiente de la sección de trabajo del característica de un solo signo, positivo o negativo (la pendiente positiva de la característica que se muestra en la Fig. 2b) Fig. 2b, se puede cambiar a negativa mediante la "inversión de polaridad" de las entradas o salidas del disparador). Para mejorar la precisión de la característica, como el XOR, se puede encender un interruptor con voltajes precisos conmutados en la salida del disparador. Es fundamental que el FD considerado sea un disparador y funcione “a lo largo del frente”, mientras que multiplicar los FD funciona “por duración”. Por esta razón, el disparador (disparador) PD tiene menos inmunidad al ruido y, además, su uso conduce a procesos transitorios al comienzo de las ráfagas demoduladas. La respuesta de fase del FPD es una combinación de dos características del PD pulsado de disparo, sumadas con signos opuestos (Fig. 2e). En los PFD modernos, ampliamente utilizados en sintetizadores de frecuencia, se han tomado medidas para garantizar una "reticulación" de alta calidad de dos características, en las que prácticamente no hay ruido de detección (los llamados PFD de bajo ruido). El rango de fase del PFD es de -2p a 2p. La polaridad de los pulsos de salida del PFD está determinada por el signo, y la duración, como en un FD de disparo convencional, está determinada por el valor de la diferencia de fase medida (intervalo de fase). Por lo general, los PFD tienen una salida de corriente (con una alta resistencia de salida), lo cual es conveniente cuando se construyen sistemas con circuitos integradores proporcionales pasivos como filtro. En régimen permanente, cuando se utiliza un PLL con astatismo de fase, la duración de los pulsos en la salida del PFD es cero (no hay pulsos). Este modo es el principal cuando se usa FFD en sintetizadores de frecuencia. Con la desafinación de frecuencia, el PFD funciona como un detector de frecuencia con una característica de detección de relé bipolar que depende del signo de desafinación.

Arroz. 3

Las características de las DP de todos los tipos son periódicas, lo que se debe a la periodicidad del cambio en el ángulo de fase. Las pendientes positivas o negativas de las características de DP del pulso analógico o multiplicador determinan el signo más o menos de la función de transferencia de DP, que el PLL selecciona automáticamente cuando se enciende. Al mismo tiempo, se proporciona retroalimentación negativa en el sistema, teniendo en cuenta los signos (más o menos) de los coeficientes de transmisión de otros elementos. A diferencia de las características sinusoidales o triangulares de PD, las características de diente de sierra de los disparadores PD y PFD requieren una selección previa del signo de la pendiente, que, como se mencionó anteriormente, se puede cambiar “invirtiendo la polaridad”.

Por lo general, un PD, así como un detector de cualquier tipo, se entiende como un elemento que consta de dos partes: detección y filtrado. Al construir un sistema PLL, su primera parte de detección se utiliza como PD y el filtro aplicado se considera como un elemento del sistema. La señal de salida del PD contiene un componente útil que es proporcional o casi proporcional (según el tipo de PD) a la diferencia de fase detectada, así como componentes de alta frecuencia que aparecen como ondas y generalmente están sujetos a filtrado. El espectro de ondulación está determinado por la portadora con duplicación de frecuencia (para multiplicar FD y conmutar FD con duplicación) o sin duplicar frecuencia (para conmutar FD sin duplicar y desencadenar FD).

Además de lo anterior, observamos que las señales de entrada de los PD de pulsos analógicos y multiplicadores deben ser respectivamente sinusoidales o rectangulares con un ciclo de trabajo igual a 2. Para los PD de disparo, el ciclo de trabajo no es necesario, pero debe tenerse en cuenta. Tenga en cuenta que la diferencia de fase entre los bordes de los pulsos que disparan y disparan se reinician.

generadores controlados. Como ya se mencionó, el VG en el sistema PLL puede ser analógico o pulsado (así como PD). Un VG analógico puede ser un generador de transistores de banda estrecha y alta frecuencia (cientos de MHz, unidades de GHz) con un circuito oscilatorio, que utiliza varicaps (varactores) controlados por voltaje. El generador no requiere el desplazamiento E0 que se muestra en la fig. 1a, b. Su modo lo proporciona su propio circuito de polarización. El voltaje de salida del generador es sinusoidal, pero al usar un comparador puede ser rectangular (pulsado).

Como un UG pulsado (con una frecuencia de hasta unidades de MHz), se puede utilizar un convertidor de voltaje a frecuencia de banda ancha con integración continua y equilibrio de carga, también conocido como modulador PFM. La frecuencia de tal VG (sus valores discretos instantáneos) es proporcional al voltaje analógico convertido (sus valores instantáneos en los mismos puntos de referencia de tiempo). Un ejemplo de la UG considerada pueden ser los convertidores AD650 y AD654 de Analog Devices. Existe un tipo de UG con sincronización de la frecuencia de la señal de salida por pulsos de reloj (AD652, AD7741/2). Tal VG es similar a un modulador sigma-delta y está diseñado para usarse en sistemas con conversión digital.

Arroz. 4

En la fig. 4a muestra un diagrama de bloques de un CG pulsado (sin sincronización), y en la fig. 4b - diagramas de tensiones en sus elementos. Los voltajes en los elementos del sistema PLL sin filtro con el CG pulsado considerado y el PD pulsado multiplicador también se muestran allí. En la fig. 4a,b: Uin - voltaje en la entrada de control del FD; U arr es el voltaje de retroalimentación en la otra entrada del PD, que es el voltaje de salida del UG (U UG); U vkhUG: voltaje en la entrada del UG, que es el voltaje de salida del PD (U PD); U int, U comp y U one: el voltaje del integrador, el comparador y el vibrador único como parte de la UG. Los diagramas de tensión ilustran claramente el funcionamiento del sistema VG y PLL en su conjunto. Se puede ver, en particular, que UvkhUG se “filtra” en el integrador;

Divisores de frecuencia. Los divisores de frecuencia incluidos en el bucle de retroalimentación entre VG y PD proporcionan una multiplicación de frecuencia por el PLL en la salida VG. Como divisores se pueden utilizar contadores ordinarios o divisores especialmente diseñados para sintetizadores de frecuencia (en combinación con contadores activados en la entrada PLL). En los sintetizadores de frecuencia, la multiplicación de frecuencia fraccionaria se proporciona con alta resolución, implementada por ajuste de software. Los divisores de frecuencia especiales que se utilizan en los sintetizadores incluyen los divisores "Integer-N" y "Fractional-N" (con factores de división de enteros y fraccionarios, respectivamente). Los primeros son ampliamente utilizados en sintetizadores de frecuencia, los segundos son nuevos y proporcionan parámetros más altos de sintetizadores. Los sintetizadores digitales (DDS) mencionados anteriormente con salida analógica también se pueden utilizar como divisores de frecuencia.

Por lo general, los dispositivos que utilizan el sistema PLL están disponibles como microcircuitos en un solo chip. A continuación se consideran los filtros externos, así como los circuitos de ajuste de frecuencia de generadores controlados que contienen elementos inductivos, capacitores y varicaps (varactores).

Modo de operación PLL

Arroz. 5

En la fig. La Figura 5a muestra un diagrama del sistema PLL (en una forma simplificada sin filtro) con la designación de valores que caracterizan el modo de operación del sistema (para un amplificador, dicho modo se llamaría modo DC). En la fig. 5a, la variable de control es la frecuencia w0 en la entrada, que, debido al bucle de sincronización de fase, es igual a la frecuencia del CG, y el voltaje de control del CG y, en consecuencia, el voltaje de salida del PD son igual a E 0 = w 0 /K CG. La diferencia de fase inicial en la entrada de PD con la característica en la fig. 2c (multiplicando PD pulsada con voltajes conmutados 0 y 2E) es igual a j 0 = E 0 /K PD = w 0 /K PD K UG = w 0 t 0 . Usualmente se elige j 0 = p /2 o -p /2, en el cual el punto de operación está en el medio de la sección lineal de la característica.

En la fig. La figura 5b muestra una variante del circuito con fuente de polarización externa E0, correspondiente al circuito de la fig. 1c. En esta variante, la tensión en la salida de PD es igual a cero, pero la fase inicial, como en el caso anterior, es igual a j 0 = p /2 o -p /2. Este último es proporcionado por voltajes de conmutación PD, iguales a -E y E, y corresponde a la característica en la fig. 2 años En realidad, en los diagramas de la Fig. 5a,b, la diferencia de fase inicial y el voltaje de salida del PD tendrán desviaciones insignificantes de los valores especificados, lo que se debe al ajuste automático del sistema para compensar la influencia de las desviaciones en los parámetros del PD y VG y el voltaje E0 de la fuente externa de los valores nominales especificados.

A pesar de la complicación, el esquema de la Fig. 5b (Fig. 1c) puede ser más preferible por la siguiente razón. El hecho es que la constante de tiempo t 0 determina, junto con k Ф (p), las propiedades dinámicas del sistema y, por lo tanto, debería ser posible elegir su valor requerido. Al mismo tiempo, para el circuito de la Fig. 5a, de acuerdo con la expresión anterior para j 0 , los valores t 0 y j 0 están interconectados, y cambiar t 0 implicará cambiar j 0 . Como resultado, el modo PD establecido y el sistema PLL en su conjunto cambiarán. El esquema de la fig. 5b no tiene este inconveniente, y t 0 se puede elegir independientemente de j 0.

Propiedades de frecuencia del sistema PLL

La función de transferencia (3) es una función de primer orden. Aplicar un filtro a un PLL cambia las propiedades dinámicas del sistema. El polinomio del sistema (el polinomio en el denominador de las funciones de transferencia) determina el orden, el tipo de aproximación y el rango de frecuencia del filtrado, y el término o polinomio en el numerador determina el tipo de filtrado (paso bajo, filtrado paso alto o paso banda) y el coeficiente de transferencia.

Arroz. 6

Los sistemas PLL de segundo orden generalmente usan uno de los filtros de primer orden que se muestran en la Fig. 6 (tenga en cuenta que el nombre generalmente aceptado "filtro" en este caso es condicional; sería más correcto considerarlos como circuitos de corrección de frecuencia):

• filtro integrador (IF) (Fig. 6a) con función de transferencia K Ф (p) = U out /U in = 1/(1+p t Ф) = k Ф (p) en K Ф = 1, donde t Ф = RC - constante de tiempo de filtrado;
• filtros de integración proporcional (PIF) (Fig. 6b,c) con función de transferencia K Ф (p) = U out /U in = (1 + p t Ф1)/(1 + p t Ф) = k Ф (p) en K Ф = 1, donde t Ф = RC, t Ф1 = R2C, R = R1 + R2;
• circuitos de integración proporcional (PI) (Fig. 6d,e) con función de transferencia K Ф (p) = U out / I in = K Ф k Ф (p), donde K Ф = R, k Ф (p) = 1 + 1/p t Ф1 , t Ф1 = RC.

El circuito PI se diferencia del IF y el PIF en que la fuente de su señal de entrada es una fuente de corriente I con una resistencia infinitamente alta. En el sistema PLL, el circuito PI se implementa, por ejemplo, utilizando un amplificador operacional con PI como circuito paralelo de retroalimentación negativa. La función de transferencia del circuito con el amplificador es K Ф (p) = -(K Ф + 1/p t Ф) = -K Ф k Ф (p), donde K Ф = R/r, t Ф = rC, r es la resistencia de ajuste de corriente del circuito , incluido en la entrada del amplificador, y k Ф (p) - según PI en la fig. 6g, re. El signo menos, determinado por la inclusión inversora del amplificador, debe tenerse en cuenta en la fase de la DP, si la DP tiene una característica de diente de sierra. Tenga en cuenta que tФ es la constante de tiempo "física" del circuito PI, así como el PIF, mientras que t Ф1 es una constante de tiempo condicional, conveniente para escribir expresiones matemáticas. La función de transferencia del PI, determinada por K Ф + 1/p t Ф, a diferencia del PIF, consta de dos funciones: proporcional a KФ e integrando 1/p t Ф. K Ф afecta el factor de calidad y, en consecuencia, la estabilidad del (en KФ --> 0 el sistema PLL es inestable), y el término 1/p t Ф determina la propiedad integradora del PI, que asegura el astatismo del sistema PLL con respecto a la fase. Recientemente, en lugar de un amplificador operacional que proporciona "alimentación" actual del PI, se usa un modelador de corriente, que se usa junto con el PFD considerado anteriormente. El moldeador especificado proporciona la conexión del PI con la salida "inferior" a la "tierra". Tenga en cuenta que, junto con el circuito RC más simple de la Fig. 6d, cadenas de configuración compleja y, en consecuencia, órdenes superiores se utilizan como PI.

Además de las salidas del filtro principal U out, conectadas en el sistema PLL a la entrada del HS, en la fig. 6b-d muestra salidas adicionales U out * , que, junto con las principales, se pueden usar para recoger la señal de salida del sistema PLL. Usar salidas adicionales es equivalente a conectar filtros externos a la salida del sistema que no se usan en un circuito cerrado de retroalimentación. Las funciones de transferencia de los filtros para salidas adicionales, junto con las de las salidas principales, se muestran en la tabla.

El polinomio de las funciones de transferencia del sistema PLL de segundo orden, así como los filtros polinómicos del mismo orden, está determinado por la expresión generalizada 1 + p / w 0 Q + p 2 / w 0 2 , donde w 0 es el natural frecuencia del sistema, conocida en la teoría del filtro como polos de frecuencia, y Q - factor de calidad, que determina el tipo de aproximación de las características de frecuencia (según Butterworth, Chebyshev, etc.). La tabla muestra los polinomios de las funciones PLL con diferentes filtros, así como las expresiones correspondientes Q y w 0 . La tabla también muestra los datos de la función principal K D j (p) (4) y la función de transferencia del sistema cuando se utiliza como demodulador de frecuencia: K BH ^ (p) - con salida después del PD (antes del filtro ), K BH (p) - después del filtro y KCHD * (p) - al eliminar la señal de la salida adicional del filtro. Destacamos que el operador p en las funciones de transferencia del sistema PLL está determinado por la expresión jW , donde W es la frecuencia del cambio de frecuencia en la entrada y, en consecuencia, la tensión de salida (con modulación de frecuencia, esta es la frecuencia de modulación ).

Analizando los datos que se dan en la tabla, podemos sacar las siguientes conclusiones. La función K D j (p) del PLL de primer orden es una función del LPF, y con PI, una función del PF (filtrado de paso de banda) con una frecuencia de resonancia w 0 . La función PF del sistema PI determina el astatismo del sistema con respecto a la fase: la ganancia a frecuencia cero es cero. La función de transferencia K D j (p) del sistema con IF y PIF es la función total de LPF y PF, que puede considerarse como una función de LPF, modificada en la región de la frecuencia de corte. Recuerde que el filtrado de segundo orden es filtrado de paso bajo si el numerador de la función es un término de orden cero (t 0) y el filtrado de paso de banda es de primer orden (pt 0 t Ф1).

Las funciones K BH (p) y K BH* (p) para el sistema con PIF son idénticas a las funciones para el sistema con PI, pero se logran con las diferentes K D j (p) indicadas anteriormente. El uso de salidas adicionales, caracterizadas por K BH* (p), proporciona, en contraste con K BH (p), la obtención de funciones de transferencia del tipo LPF (Fig. 6b, d) y PF (Fig. 6c, e), y K BH * (p) El tipo LPF es similar al KCHD(p) del sistema con IF. Una característica del uso del PIF, en comparación con el IF, es que el factor de calidad requerido se puede establecer cambiando la relación R2/R (t Ф1 /t 0) sin cambiar t 0 y t Ф y, en consecuencia, sin cambiando w 0 .

Aplicación del PLL

El uso del sistema PLL está relacionado con cuál de sus elementos es la entrada y cuál es la salida. Considere las principales aplicaciones del sistema PLL.

demodulador de frecuencia Cuando se utiliza el sistema PLL como demodulador de frecuencia, la señal FM se alimenta a la entrada PD (Fig. 1a, c) y la señal demodulada se toma, por ejemplo, de la salida del filtro. La función de transferencia del demodulador vendrá determinada por las expresiones para el numerador y el denominador dadas en la tabla, así como por la expresión (2). Para filtrar la señal demodulada con los parámetros requeridos se suele utilizar un filtro externo adicional. En este caso, el sistema PLL debe considerarse como la primera etapa del filtrado y, en consecuencia, debe tenerse en cuenta al calcular la función de transferencia del filtro general (con el orden, la aproximación y la frecuencia de corte requeridos).

modulador de frecuencia Cuando se utiliza el sistema PLL como modulador de frecuencia, la señal de modulación uin(t) se aplica a la entrada del CG, como se muestra en la Fig. 1b, y modulado - se elimina de la salida de la UG. En este caso, el modulador en sí es el VG y el sistema PLL establece la frecuencia portadora, que está determinada por la frecuencia de referencia (control) en la entrada PD. Además, el sistema proporciona filtrado de la señal modulada, determinado por los parámetros seleccionados de la función de transferencia. En términos generales, la función de transferencia del PLL en modo FM, en contraste con (2) para demodulación,

A FM (p) \u003d D w out / u in \u003d,

donde K 0 = t 0 K Al usar un fondo mutuo

K FM (p) \u003d (pK 0 + p 2 K 0 t f) / (1 + pt 0 + p 2 t 0 t f); (9)

K FM * (p) \u003d pK 0 / (1 + pt 0 + p 2 t 0 t f), (10)

En consecuencia, para recoger la señal FM de las salidas principal y adicional del PIF (Fig. 6b). La función (9) es la función total de PF y HPF, y la función (10) es la función de PF. La segunda opción de captación de señal es preferible para señales moduladas de banda estrecha.

Arroz. 7

filtros de frecuencia En la fig. 7a muestra un diagrama de un sistema PLL con filtrado de frecuencia del voltaje uin, y en la fig. 7b - con filtrado de frecuencia del cambio de frecuencia de modulación Dwin como parte de la señal de FM. Ambos filtros tienen la misma función de transferencia.

K f (p) = 1/,

que es una función de LPF cuando se usa IF y la función total de LPF y PF cuando se usa PIF y PI. Además, el primero de los filtros (Fig. 7a) se puede utilizar con la captación de señal de las salidas adicionales del PIF y PI, para lo cual se implementan las funciones LPF y PF respectivamente.

Cambiador de fase. La dependencia de la diferencia de fase constante en la entrada PD del modo operativo del sistema PLL se muestra arriba (Fig. 5a,b). De acuerdo con esto, al tomar una señal de la salida de la UG, como se muestra en la Fig. 7b, es posible obtener un desfase de la señal de salida, por ejemplo, j0 = p/2 o -p/2 (desfase en cuadratura). El ángulo j 0 = p /2 se obtiene eligiendo la característica PD en la Fig. 2d, y j 0 = -p /2 - con "inversión de polaridad", por ejemplo, fuentes E y -E. También son posibles otros ángulos.

Multiplicador de frecuencia. La multiplicación de frecuencia por el PLL se logra al incluir un divisor de frecuencia “:N” en el circuito de retroalimentación como se muestra en la fig. siglo VII La frecuencia en la salida del VG, que es la salida del multiplicador, es igual a w out \u003d w 0 N, donde N es el factor de división del divisor. En los sintetizadores de frecuencia, en la entrada del PLL, se incluye adicionalmente un divisor de frecuencia ":R" (no se muestra en la Fig. 7c). Como resultado, w 0 = w in /R, y w out = w in N/R, donde R es el factor de división del divisor “:R”. El uso combinado de divisores ":R" y ":N" (con relaciones de división programables) proporciona síntesis de frecuencia en un amplio rango y con alta resolución.

La introducción de un divisor de frecuencia en el circuito de realimentación aumenta la inercia del PLL: t 0 = N/K PD K F K UG. La inercia se puede reducir introduciendo una ganancia adicional que compense la influencia de N, pero hay otra forma. En los sintetizadores de frecuencia, como se indicó anteriormente, se utilizan divisores de frecuencia del tipo “Integer-N” o “Fractional-N”. Este último, a diferencia del primero, se caracteriza por números fraccionarios del coeficiente N. Por lo tanto, los valores de N para "Fraccional-N" pueden ser más pequeños (por ejemplo, N = 10.25 en lugar de 1025 para "Entero-N" ) con un correspondientemente mayor (en las mismas 100 veces) w 0 . Con un valor menor de N, habrá un efecto menor en t 0 , y con un valor correspondientemente mayor de w 0, se facilitan las condiciones para filtrar la señal de DP en la entrada del HS.

La multiplicación de frecuencia también se puede implementar en un sistema PLL con un sintetizador DDS como divisor de frecuencia, pero a frecuencias más bajas. Si para el sintetizador ADF4113 (con "Integer-N") las frecuencias sintetizadas son de hasta 3,7 GHz, entonces para el multiplicador de frecuencia con el sintetizador AD9852 DDS es de hasta 300 MHz. La multiplicación de frecuencia a veces se combina con la modulación de frecuencia (keying), como, por ejemplo, en el chip transceptor AD6411. Tenga en cuenta que al multiplicar la frecuencia de la señal FM, no solo se multiplica la frecuencia de la onda portadora, sino también la desviación de frecuencia.

Arroz. ocho

Conversión de frecuencia con bucle de bloqueo de fase. En la fig. La Figura 8a muestra un diagrama de un sistema PLL con un convertidor de frecuencia incorporado que contiene un mezclador "X" y un filtro de paso de banda BPF sintonizado a una diferencia de frecuencia w 0 = w 1 – w 2 (chip AD6411). El valor de entrada es w 1 + D w in con la portadora w 1 y la salida es el voltaje u out. El dispositivo en cuestión es un demodulador de frecuencia en el que la demodulación está precedida por la conversión de frecuencia. Una característica del dispositivo, en contraste con la inclusión habitual de un convertidor y un demodulador (sin retroalimentación), es que autosintoniza el sistema a la diferencia de frecuencia w 0 . Se establece como una variable de control en la entrada del PD.

El dispositivo en consideración puede usarse no solo para demodulación, sino también para conversión de frecuencia, sin eliminar la señal de demodulación. En este caso, w 2 es la portadora convertida y la señal se toma de la salida del CG, como se muestra en la Fig. 8b. La función de transferencia del demodulador en la fig. 8a

K BH (p) \u003d K 0 /, (11)

donde k Ф (p) y k PF (p) son multiplicadores variables de las funciones de transferencia Ф y PF, y K 0 = 1/K UG. En el caso más simple, si el PF es de segundo orden con k PF (p) = ap/(1 + ap + bp 2),

K BH (p) \u003d K 0 /

es la función LPF, cuyo orden se reduce en uno debido al multiplicador ap en el numerador de la función PF. La expresión de la función de transferencia del convertidor es la misma que la del demodulador, pero con K0 = 1.

Modulación en cuadratura con bloqueo de fase. En la fig. 8c muestra un diagrama de un modulador de cuadratura basado en PLL utilizado en sistemas de comunicación por radio GSM y DCS (chip AD6523). El bucle del sistema PLL muestra un modulador en cuadratura “Mod.”, en cuya entrada se encuentra un convertidor de frecuencia “X”. La función de transferencia del modulador en la fig. 8c

K mod (p) = D w out / u in = K mod /, (12)

donde K mod \u003d D w mod / u in - ganancia del modulador "Mod". Si existe filtrado pasabanda en el sistema, adicionalmente se tiene en cuenta en (12) como (11).

Destacamos el siguiente hecho interesante. En los sistemas de la Fig. 8, se utilizan mezcladores y un modulador, que son multiplicadores de señal y, por lo tanto, son elementos no lineales (como, de hecho, el detector de fase). Pero para las frecuencias y fases de las mismas señales, son sumadores o restadores. Como resultado, para la variación de frecuencia, el mezclador y el modulador son elementos lineales.

La aplicación del sistema PLL no se limita a los ejemplos dados. Cualquier sistema cuyo funcionamiento se base en bucle de enganche de fase es, en consecuencia, un sistema PLL de una forma u otra. Los componentes de los fabricantes enumerados anteriormente son ejemplos típicos de la aplicación del sistema PLL. Los componentes que utilizan el sistema PLL son diversos y tienen altas especificaciones.

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Phase-Locked Loop (PLL) es una unidad muy importante y útil, producido como un circuito integrado separado por muchos fabricantes.El PLL contiene un detector de fase, un amplificador y un oscilador controlado por voltaje (VCO), y es una combinación de analógico y tecnología digital en un solo paquete. Consideremos además el uso de PLL para la decodificación de tonos, la demodulación de señales AM y FM, la multiplicación de frecuencias, la síntesis de frecuencias, la sincronización de pulsos de señales de fuentes ruidosas (por ejemplo, cinta magnética) y la restauración de " señales limpias".

Existe un prejuicio tradicional contra los PLL, en parte debido a la dificultad de implementar un PLL en componentes discretos y en parte debido a las dudas sobre su funcionamiento confiable.

Arroz. 9.67. Circuito de bucle de enganche de fase.

Con la llegada de los PLL económicos y fáciles de usar, se ha superado la primera barrera para su uso generalizado. Cuando se diseñan y utilizan correctamente, los PLL se convierten en elementos de circuito tan fiables como los amplificadores operacionales o los flip-flops.

En la fig. La Figura 9.67 muestra un PLL clásico. Un detector de fase es un dispositivo que compara dos frecuencias de entrada y genera una señal de salida proporcional a su diferencia de fase (si, por ejemplo, las frecuencias difieren, aparecerá en la salida una señal periódica en la frecuencia de diferencia). Si no es igual a , entonces la señal de error de fase filtrada y amplificada afectará la frecuencia del VCO, cambiándola en la dirección de . En condiciones normales, el VCO se “bloquea” rápidamente en la frecuencia, manteniendo un cambio de fase constante con respecto a la señal de entrada.

Dado que la salida filtrada del detector de fase es una señal de CC y la entrada de activación es una medida VCO de la frecuencia de entrada, es evidente que el PLL se puede utilizar para la detección de FM y la decodificación de tonos (utilizados en la transmisión digital a través de líneas telefónicas). La salida del VCO es una señal de frecuencia local, por lo que el VCO emite una señal de referencia limpia que puede contener ruido. Dado que la señal de salida del VCO puede tener cualquier forma (triangular, sinusoidal, etc.), esto le permite formar, por ejemplo, una señal sinusoidal, sincronizada con el tren de pulsos de entrada.

En una aplicación común, se conecta un PLL entre la salida del VCO y el detector de fase con un contador de módulo, lo que proporciona una multiplicación de la referencia de frecuencia de entrada. Este es un método ideal para generar pulsos de reloj en múltiplos de la frecuencia de la red para integrar ADC (de dos etapas y balanceo de carga) con un rechazo completo del ruido de la frecuencia de la red y sus armónicos. Dichos circuitos son los principales en la construcción de sintetizadores de frecuencia.

componentes PLL.

Detector de fase. Hay dos tipos principales de detectores de fase, a veces denominados tipo 1 y tipo 2. El detector de fase tipo 1 es para señales de onda cuadrada analógicas o digitales, y el tipo de detector es para transiciones lógicas (flancos). Los detectores de tipo 1 están tipificados por el detector 565 (lineal), y el detector CMOS 4096 se puede clasificar como ambos.

El detector de fase más simple es el tipo 1 (digital), que es una puerta XOR simple (Figura 9.68). La figura muestra la dependencia de la tensión de salida de la diferencia de fase cuando se utiliza un filtro de paso bajo y una forma de onda de entrada rectangular con un ciclo de trabajo del 50 %. El detector de fase tipo 1 (lineal) tiene un voltaje de salida similar frente a la diferencia de fase, aunque su circuito es un "multiplicador de cuatro cuadrantes", también conocido como "mezclador balanceado". Los detectores de fase altamente lineales de este tipo se utilizan ampliamente en la detección síncrona, que consideramos en la Sec. 15.15.

El detector de fase tipo 2 es sensible solo a la posición de los bordes de la señal y el VCO de entrada, como se muestra en la Fig. 9.69.

Arroz. 9.68. Detector de fase (tipo 1), fabricado según el esquema XOR.

El circuito comparador de fase genera pulsos de salida de atraso o de adelanto dependiendo de cuándo ocurren las transiciones lógicas de la señal de salida del VCO, después o antes de las transiciones de la señal de referencia, respectivamente. El ancho de estos pulsos es igual al intervalo de tiempo entre los flancos correspondientes, como se muestra en la figura. Durante la acción de estos pulsos, el circuito de salida o desvía o emite corriente, y en los intervalos entre pulsos está en estado abierto, formando la relación entre el voltaje de salida y la diferencia de fase que se muestra en la Fig. 9.70. El proceso es completamente independiente del ciclo de trabajo de los pulsos de entrada, en contraste con la situación con el comparador de fase tipo 1 discutido anteriormente.Otra característica atractiva de este detector de fase es que los pulsos de salida desaparecen por completo cuando las dos señales están sincronizadas. Esto significa que no hay "ondulación" en la salida que cause modulación de fase periódica en el lazo, como es el caso con un detector de fase tipo 1.

Arroz. 9.69. Detector de fase (tipo 2) en adelanto-atraso, trabajando "en los frentes".

Comparemos las propiedades de dos tipos principales de detectores de fase:

Hay otra diferencia entre estos dos tipos de detectores de fase. El detector de tipo 1 siempre genera una forma de onda de salida que luego debe filtrarse con un filtro de bucle de control (más sobre esto más adelante). Por lo tanto, el detector de fase tipo 1 PLL contiene un filtro de bucle que actúa como un filtro de paso bajo para suavizar la salida lógica de amplitud total. En tal circuito, siempre hay alguna ondulación residual y, por lo tanto, cambios de fase periódicos. En los circuitos en los que se utiliza el PLL para la multiplicación o síntesis de frecuencia, se agregan "bandas laterales de modulación de fase" a la señal de salida (consulte la Sección 13.18).

El detector de fase tipo 2, por otro lado, genera pulsos de salida solo cuando hay una diferencia de fase entre la señal de referencia y la señal del VCO. Dado que la salida del detector de fase aparecería como un circuito abierto, el capacitor del filtro de bucle actúa como un elemento de almacenamiento de voltaje, manteniendo un voltaje que mantiene la frecuencia VCO deseada. Si la señal de referencia "cae" en frecuencia, entonces el detector de fase genera una serie de pulsos cortos, cargando (o descargando) el capacitor al nuevo voltaje necesario para que el VCO vuelva a estar sincronizado.

Generadores controlados por voltaje. Un componente importante del PLL es el oscilador, cuya frecuencia se puede controlar utilizando la salida del detector de fase. Algunos circuitos integrados PLL contienen un VCO (como el elemento de línea 565 y el elemento CMOS 4046). Además, hay circuitos integrados de VCO independientes enumerados en la tabla. 5.4. Una clase interesante de VCO son los elementos de salida sinusoidal (8038, 2206, etc.) porque le permiten generar una onda sinusoidal pura, sincronizada con la forma de onda de entrada de un tipo "aterrador". Otra clase de VCO que vale la pena mencionar son los de voltaje a frecuencia, que generalmente están diseñados para una linealidad óptima; tienen, por regla general, una frecuencia máxima modesta (hasta 1 MHz) y generan pulsos con niveles lógicos (ver Sección 5.15).

Tenga en cuenta que la frecuencia del VCO no está limitada por la velocidad de los circuitos lógicos. Puede, por ejemplo, usar generadores de radiofrecuencia sintonizados usando un varactor (diodo con capacitancia variable) (Fig. 9.71).

Llevando esta idea un paso más allá, incluso se podría usar un elemento como un klystron reflectante, un generador de microondas (gigahercios), sintonizado eléctricamente variando el voltaje a través del reflector. Por supuesto, un PLL que use tales osciladores requeriría un detector de fase de RF.

La respuesta de frecuencia frente a voltaje de un VCO PLL puede no ser muy lineal, pero si es muy no lineal, la ganancia en el bucle variará con la frecuencia de la señal y será necesario mantener una mayor estabilidad.